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DS568F1
CS4398
SWITCHING CHARACTERISTICS - CONTROL PORT - SPI FORMAT
(Inputs: Logic 0 = GND, Logic 1 = VLC, CL =20pF)
11. tspi only needed before first falling edge of CS after RST rising edge. tspi = 0 at all other times.
12. Data must be held for sufficient time to bridge the transition time of CCLK.
13. For FSCK < 1 MHz.
14. CDOUT should not be sampled during this time period.
15. This time is by design and not tested.
Parameter
Symbol
Min
Max
Unit
CCLK Clock Frequency
fsclk
-6
MHz
RST Rising Edge to CS Falling
tsrs
500
-
ns
CCLK Edge to CS Falling
(Note 11)
tspi
500
-
ns
CS High Time Between Transmissions
tcsh
1.0
-
s
CS Falling to CCLK Edge
tcss
20
-
ns
CCLK Low Time
tscl
66
-
ns
CCLK High Time
tsch
66
-
ns
CDIN to CCLK Rising Setup Time
tdsu
40
-
ns
CCLK Rising to DATA Hold Time
(Note 12)
tdh
15
-
ns
Rise Time of CCLK and CDIN
(Note 13)
tr2
-100
ns
Fall Time of CCLK and CDIN
(Note 13)
tf2
-100
ns
Transition time from CCLK to CDOUT valid
(Note 14)
tscdov
-40
ns
Time from CS rising to CDOUT high-Z
(Note 15)
tcscdo
-20
ns
t
r2
t
f2
t dsu t dh
t
sch
t scl
CS
CCL K
CD IN
t css
t
csh
t spi
t srs
RST
CD O UT
t
scdov
t
sc do v
t cscdo
Hi-Im pedance
Figure 9. Control Port Timing - SPI Format (Read/Write)
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